module dec4to16(a,b);
  input [3:0] a;
  output [15:0] b;
  //预译码器输出
  wire [3:0] x,y;
  //实例化预译码器
  Dec d0(a[1:0],x);
  Dec d1(a[3:2],y);
  //4{y[0]}是一种复制信号扩展宽度的语法:
  //把1位宽度的y[0]重复4次，扩展到4位
  assign b[3:0] = x & {4{y[0]}};
  assign b[7:4] = x & {4{y[1]}};
  assign b[11:8] = x & {4{y[2]}};
  assign b[15:12] = x & {4{y[3]}};
endmodule


